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W134M/W134S直接Rambus時鐘發生器

時間:2019-11-12, 來源:互聯網, 文章類別:元器件知識庫

特點:用于直接的RAMBUS存儲器子系統的差分時鐘源,用于高達800 MHz的數據傳輸速率。提供同步靈活性:RAMBUS®信道可以可選地與外部系統或處理器時鐘同步。功率管理輸出允許關閉RAMBUS信道時鐘以最小化功耗。對于移動應用程序,Cypress CY2210W133、W158、W159、W161和W167協同工作以支持英特爾體系結構平臺,采用24針QSOP(150 mil SSOP)封裝的低功耗CMOS設計
說明Cypress W134M/W134S為直接Rambus存儲器子系統提供差分時鐘信號。它包括使直接Rambus信道時鐘與外部系統時鐘同步的信號,但也可用于不需要同步Rambus時鐘的系統。

主要規格電源電壓:VDD=3.3V±0.165V工作溫度:……….0°C至+70°C輸入閾值:1.5V典型的最大輸入電壓:…VDD+0.5V最大輸入頻率:…100 MHz輸出占空比:40/60…最壞情況輸出類型:…RAMBUS信令電平(RSL)DDLL系統結構和齒輪比邏輯分布式延遲鎖定環(DDLL)系統架構,包括主系統時鐘源、直接Rambus時鐘發生器(DRCG)和包含Rambus訪問單元(RAC)、Rambus存儲器控制器(RMC)和傳動比邏輯的核心邏輯。(此圖抽象地將差分時鐘表示為單總線時鐘線。)DDLL的目的是在RMC/RAC邊界處對核心邏輯和Rambus時鐘(Pclk和Synclk)進行頻率鎖定和相位對齊,以便在不引起額外延遲的情況下允許數據傳輸。在DDLL體系結構中,PLL用于生成所需的Busclk頻率,而分布式環路形成DLL以在RMC/RAC邊界處對齊Pclk和Synclk的相位。主時鐘源驅動系統時鐘(Pclk)到核心邏輯,也驅動參考時鐘(Refclk)到DRCG。對于典型的英特爾體系結構平臺,Refclk將是CPU前端總線頻率的一半。DRCG內的PLL與Refclk相乘以產生Busclk所需的頻率,Busclk通過終端傳輸線(Rambus信道)驅動。在通道的中點,RAC使用自己的DLL感知Busclk進行時鐘對齊,然后是生成Synclk的固定除以4。
Pclk是核心邏輯中的內存控制器(RMC)中使用的時鐘,Synclk是RAC核心邏輯接口中使用的時鐘。DDLL和齒輪比邏輯使用戶能夠直接從Pclk域到Synclk域交換數據,而不會產生額外的同步延遲。一般來說,Pclk和Synclk可以具有不同的頻率,因此齒輪比邏輯必須選擇適當的M和N分頻器,以便Pclk/M和Synclk/N的頻率相等。在一個有趣的例子中,Pclk=133mhz,Synclk=100mhz,M=4,而N=3,給出Pclk/M=Synclk/N=33mhz。帶有齒輪比邏輯的時鐘波形示例。齒輪比邏輯Pclk/M和Synclk/N的輸出時鐘從核心邏輯輸出,并路由到DRCG相位檢測器輸入。Pclk/M和Synclk/N的路由必須在核心邏輯和板上匹配。在比較了Pclk/M和Synclk/N的相位后,DRCG相位檢測器驅動相位校準器來調整DRCG輸出時鐘Busclk的相位。由于分布式環路中的其他所有東西都是固定延遲,因此調整Busclk調整Synclk的相位,從而調整Synclk/N的相位。這樣,分布式環路調整Synclk/N的相位,以匹配Pclk/M的相位,從而消除DRCG相位檢測器輸入端的相位誤差。當時鐘對齊時,數據可以從Pclk域直接交換到Synclk域。最感興趣的Pclk和Busclk頻率的組合,按傳動比組織。

DDLL系統架構的更多細節,包括DRCG輸出啟用和旁路模式。相位檢測器信號DRCG相位檢測器從核心邏輯Pclk M(Pclk/M)和Synclk N(Synclk/N)接收兩個輸入。選擇核心邏輯中的M和N分頻器,使得PclkM和SynclkN的頻率相同。相位檢測器檢測兩個輸入時鐘之間的相位差,并通過分布式環路驅動DRCG相位校準器使輸入相位誤差為零。當環路被鎖定時,PclkM和SynclkN之間的輸入相位誤差在狀態轉換部分給出的鎖定時間之后,在設備特性表中給出的tERR,PD規范內。相位檢測器將PclkM的上升沿與SynclkN的上升沿對齊。鑒相器輸入時鐘的占空比應在工作條件表中給出的DCIN,PD規范范圍內。由于兩個相位檢測器輸入時鐘的占空比不一定相同,當上升沿對齊時,PclkM和SynclkN的下降沿可能不對齊。PclkM和SynclkN信號的電壓電平由控制器確定。引腳VDDIPD用作鑒相器輸入的電壓參考,并應連接到控制器的輸出電壓電源。在某些應用中,DRCG PLL輸出時鐘將通過繞過相位校準器直接使用。如果不使用PclkM和SynclkN,則這些輸入必須接地。用于選擇PLL預分頻器和反饋分配器以從輸入Refclk確定PLL的倍率的邏輯。除法器A設置反饋,除法器B設置預分頻器,因此PLL輸出時鐘頻率由:PLLclk=Refclk*A/B設置。
表3顯示了使用StopB輸入信號啟用時鐘輸出的邏輯。當StopB HIGH時,DRCG處于正常模式,Clk和ClkB是相位校準器輸出(PAclk)之后的互補輸出。當StopB低時,DRCG處于Clk停止模式,輸出時鐘驅動器被禁用(設置為Hi-Z),Clk和ClkB設置為直流電壓VX,停止,如設備特性表所示。VX,STOP的電平由外部電阻網絡設置。
表4顯示了選擇旁路和測試模式的邏輯。選擇位S0和S1控制這些模式的選擇。旁路模式產生全速PLL輸出時鐘,繞過相位校準器。測試模式將Refclk輸入一直帶到輸出,繞過PLL和相位校準器。在輸出測試模式(OE)中,Clk和ClkB輸出都被置于高阻抗狀態(Hi-Z)。這可以用于組件測試和板級測試。

頻率和傳動比幾個支持的Pclk和Busclk頻率、DRCG PLL中要求的相應A和B分頻器以及傳動比邏輯中相應的M和N分頻器。列比給出定義為Pclk/Synclk的傳動比(與M和N相同)[email protected]列給出相位檢測器處的分頻(以MHz為單位),其中[email protected]=Pclk/M=Synclk/N。狀態轉換時鐘源有三個基本工作狀態。圖4顯示了狀態圖,每個轉換標記為A到H。注意,在狀態轉換期間,時鐘源輸出可能不是無故障的。設備通電后,設備可以進入任何狀態,具體取決于控制信號、pwrdb和StopB的設置。在斷電模式下,時鐘源斷電,控制信號pwrdb等于0。設備通電前,控制信號S0和S1必須穩定,并且只能在斷電模式(pwrdb=0)下改變。參考輸入,VDDR和VDDPD,在斷電模式下可能保持接通或接地。

布局示例

包裝圖

Direct Rambus是Rambus Inc.的商標,Rambus是Rambus Inc.的注冊商標。Intel是Intel Corporation的注冊商標。

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