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AFE1124是HDSL/MDSL模擬前端

時間:2019-11-13, 來源:互聯網, 文章類別:元器件知識庫

特征

串行數字接口;28針SSOP;E1、T1和MDSL運行;64kbps至1168kbps運行;可縮放數據速率;250兆瓦功耗;完整的HDSL模擬接口;+5V電源(5V或3.3V數字)。

說明

通過提供所有主動模擬電路需要連接到一個數字信號處理器的所有模擬電路,大幅度降低了一個XDSL的尺寸和成本。外部妥協混合線變壓器茶優化高位速率dsl而對于低速MDSL(“中速DSL”)和自適應速率dsl應用因為傳輸與接收濾波器響應自動變換時鐘頻率,AFE1124特別適用于RADSL和多速率DSL系統。從64kbps到1168kbps的一個寬范圍的數據率操作裝置。功能上,這個單元由一個發射機和一個隱形截面從2-bit數字符號數據的發送截面產生模擬信號并過濾該模擬信號模擬信號創建2B1Q符號板上微分線路驅動器提供13.5dbm信號到電話線隱形截面濾波器數字接收電話上的符號數據線此IC操作單元5V供應。該單元的數字電路可以連接到從3.3v到5v的一個供應方。該單元在一個28-PIN SSOP包裝中。

操作理論

AFE1124由發射和接收信道組成。它通過一個六線串行接口、三線傳輸通道和三線接收通道與HDSL-DSP接口。它通過發送和接收模擬連接與HDSL電話線變壓器和外部折衷混合接口。

傳輸通道由開關電容脈沖形成網絡和差分線路驅動器組成。脈沖形成網絡接收2位數字符號數據并產生濾波的2B1Q模擬輸出波形。差分線路驅動器使用組合輸出級,將B類操作(用于高效驅動大信號)與AB類操作(用于最小化交叉失真)相結合。

接收通道是圍繞四階delta-sigma a/D轉換器設計的。它包括一個差分放大器,設計用于一階模擬回波抵消的外部折衷混合。還包括增益為0dB至+12dB的可編程增益放大器。以24倍過采樣率工作的δ-西格瑪調制器以高達584kHz(1.168Mbps)的速率產生14位輸出。

接收信道通過將兩個差分輸入相加來工作,一個來自線路(rxLINE),另一個來自折衷混合(rxHYB)。在標題為“AFE中的回聲消除”的段落中描述了這兩個輸入的連接,以便從線信號中減去混合信號。差分放大器中每個輸入的等效增益為1。然后,產生的信號傳遞到可編程增益放大器,該放大器可設置為0dB到+12dB的增益。在PGA之后,ADC將信號轉換成14位數字字。

串行接口由三根傳輸線和三根接收線組成。三線傳輸接口為傳輸波特率時鐘、傳輸48x過采樣時鐘和數據輸出。三線接收接口為接收波特率時鐘,接收48x過采樣時鐘和數據輸入。發送和接收時鐘由DSP提供給AFE1124,并且完全獨立。

數字數據接口

數據由AFE1124在數據線上從DSP接收。數據從AFE1124傳輸到數據輸出線上的DSP。以下段落描述了這些信號的定時和數據結構。

數據的發送和接收與48x發送和接收時鐘(tx48xCLK和rx48xCLK)同步。每個波特率周期有48位時間。數據輸入為在每個波特周期的前16位接收。其余32位周期不用于中的數據。數據輸出在波特周期的前16位傳輸。第二個內插值在波特周期的后續比特中傳輸。

txbaudCLK公司:由數字信號處理器產生的傳輸數據波特率。T1為392kHz,E1為584kHz。它可能從32kHz(64kbps)到584kHz(1.168Mbps)不等。

tx48xCLK系列:由數字信號處理器產生的發射脈沖發生器過采樣時鐘。傳輸符號速率為48倍,584kHz符號速率為28.032MHz。這個鐘應該連續運轉。

數據輸入:這是從DSP發送到AFE的16位輸出數據字。16位包括tx符號信息和其它控制位,如下所述。數據應在下降沿從數字信號處理器中計時,并在tx48xCLK上升沿有效。AFE1124在tx48xCLK的上升沿讀取數據。位在表I中定義。數據在每個波特率周期的前16位期間由AFE1124讀取。AFE1124中只使用前8位。第二個8位保留在將來的產品中使用。波特率周期的剩余32位周期不用于數據輸入。

數據位:tx啟用信號-該位控制tx符號定義位。如果該位為0,則不管tx符號定義位的狀態如何,僅發送0符號。如果該位為1,則tx符號定義位確定輸出符號。tx符號定義-這兩個位決定發送的輸出2B1Q符號。

接收增益設置-這些位設置接收通道可編程增益放大器的增益。

環回控制-該位控制環回操作。啟用時(邏輯1),rxLINE+和rxLINE-輸入與AFE斷開。rxHYB+和rxHYB-輸入保持連接。禁用時,連接rxLINE+和rxLINE–輸入。

血栓素-該位控制輸出線驅動器增加0.5dB的額外功率。

rxbaudCLK公司:這是由DSP生成的接收數據波特率(符號時鐘)。T1為392kHz,E1為584kHz。它可以從32kHz(64kbps)到584kHz(1.168Mbps)不等。

rx48xCLK型:這是由數字信號處理器產生的采樣時鐘上的A/D轉換器。接收符號速率為48倍,584kHz符號速率為28.032MHz。這個鐘應該連續運轉。

數據輸出:這是從AFE發送到DSP的14位A/D轉換器輸出數據(+2個備用位)。A/D轉換器的14位將是16位字(位15-2)的高位。備用位(1和0)將始終處于低位。接著是八個額外的(內部數據)位,它們總是很高。數據在rx48xCLK的下降沿上計時。A/D轉換器抽取濾波器的帶寬等于符號速率的一半。A/D轉換器的標稱輸出速率為每符號周期一次轉換。對于更靈活的后處理,在每個符號周期中存在第二內插A/D轉換。在圖4中,第一個轉換顯示為數據1,第二個轉換顯示為數據1a。建議將rxbaudCLK與rx48xCLK一起使用以讀取數據1,而忽略數據1a。然而,任一或兩個輸出可用于更靈活的后處理。

模數轉換器數據

來自接收通道的A/D轉換器數據以兩個補碼進行編碼。

AFE中的回聲消除

rxHYB輸入從rxLINE輸入中減去,用于一階回波消除。為了正確操作,請確保rxLINE輸入連接到變壓器的同一極性信號(+到+和-到-),而rxHYB輸入通過基本連接圖中所示的折衷混合(–到+和+到-)連接到相反極性。

可縮放定時

AFE1124根據時鐘頻率縮放操作。所有的內部濾波器和脈沖發生器都隨著時鐘速度改變頻率,這樣只要改變時鐘速度就可以在不同的頻率下使用。

對于接收信道,delta-sigma轉換器的數字濾波直接隨時鐘速度而縮放。轉換器抽取濾波器的帶寬總是符號速率的一半。在改變波特率時,唯一的接收通道問題是無源單極抗混疊濾波器(見下一節)。對于實現廣泛速度范圍的系統,應使用無源抗混疊濾波器的可選截止頻率。

對于傳輸信道,脈沖形狀和功率譜密度與時鐘頻率成正比。在變壓器輸出端測量曲線1所示的功率譜密度和曲線2所示的脈沖模板。輸出端的變壓器和RC電路為輸出傳輸提供了一定的平滑度。在較低的比特率下,平滑的量將較小。

RXHYB和RXLINE輸入抗混疊濾波器

如上面的基本連接圖所示,混合輸入和線路輸入需要外部輸入抗鋸齒濾波器。對于RXLIN和RXHYB差分輸入,輸入抗混疊濾波器的3dB頻率對于T1和E1符號速率應該是大約1MHz。兩個輸入電阻的濾波器建議值分別為750Ω和電容器的100 pF。兩個750Ω電阻器和100pF電容器一起產生的3dB頻率略高于1MHz。750Ω輸入電阻將使AFE1124的輸入阻抗的分壓器損耗最小。

抗混疊濾波器將以3dB頻率近似等于比特率獲得最佳性能。例如,320kHz的3dB頻率可用于每秒320k比特的單線比特率。

規范討論

未消除回聲

衡量收發機性能的一個關鍵指標是非抵消回波。未取消回聲是AFE1124的發送和接收路徑中所有錯誤的總和。它包括線性、失真和噪聲的影響。未消除回聲在生產中由Burr Brown進行測試,其電路類似于圖7所示的未消除回聲測試圖。

未消除回波的測量如下。

AFE連接到一個輸出電路,包括一個典型的1:2線路變壓器。線路由135Ω電阻模擬。符號序列由測試儀生成并應用于AFE和自適應濾波器的輸入。自適應濾波器的輸出從AFE輸出中減去,形成未消除的回波信號。一旦濾波器抽頭收斂,將計算未取消回聲的RMS值。由于不存在遠端信號源或附加線噪聲,因此未消除的回波僅包含在AFE1124的發射和接收部分中產生的噪聲和線性誤差。

未消除回波的數據表值是RMS未消除回波(指通過接收器增益輸入的接收器)與標稱傳輸信號(13.5dBm到135Ω或1.74Vrms)的比值。該回波值在多種條件下測量:啟用環回(線路輸入斷開);在所有接收器增益范圍內禁用環回;以及線路短路(圖7中S1閉合)。

功耗

在AFE1124中功耗的大約80%在模擬電路中,并且這個分量不隨時鐘頻率變化。然而,隨著時鐘頻率的降低,數字電路中的功耗確實降低了。此外,當在較小的電源電壓(如3.3V)下工作時,數字部分的功耗降低(模擬電源AVDD必須保持在4.75V到5.25V的范圍內)。

規范章節中列出的功耗適用于以下正常工作條件:5V模擬電源;3.3V數字電源;傳輸到線路的標準13.5dBm;以及偽隨機等概率HDSL輸出脈沖序列。功率耗散規范包括AFE1124中耗散的所有功率,不包括外部負載中耗散的功率。外接電源為16.5dBm:13.5dBm對線路,13.5dBm對阻抗匹配電阻。16.5dBm的外負載功率為45mW。AFE1124在各種條件下的典型功耗如表二所示。

規范中的T1和E1功率測量使用圖7所示的輸出電路進行。這個電路使用1:2變壓器。表2中所示的功率測量使用等效電阻負載代替變壓器,以消除變壓器的頻率相關阻抗。

布局

HDSL系統的模擬前端有兩個相互沖突的要求。它必須接收和傳送中等高速率的數字信號,必須產生、驅動和轉換精確的模擬信號。為了使用AFE1124達到最佳的系統性能,在電路板布局設計中,數字部分和模擬部分都必須仔細處理。

AFE1124數字部分的電源范圍為3.3V到5V。該電源應與數字接地分離,并使用陶瓷0.1μF電容器,盡可能靠近DGND和DVD。一個電容器應放置在引腳3和4之間,第二個電容器應放置在引腳11和12之間。理想情況下,數字電源平面和數字接地平面都應連接到AFE1124的數字管腳(管腳5到10)上下。然而,DVDD可以由寬的印刷電路板(PCB)軌跡提供。強烈建議在所有數字管腳下安裝一個數字接地平面。

AFE1124的其余部分應視為模擬。所有AGND引腳應直接連接到一個公共模擬接地平面,所有AVDD引腳應連接到一個模擬5V電源平面。這兩個平面都應該有一個低阻抗的電源路徑。模擬電源引腳應與模擬接地分離,陶瓷0.1μF電容器應盡可能靠近AFE1124。模擬電源和模擬接地之間的每個AFE1124還應使用一個10μF鉭電容器。

理想情況下,所有接地平面和跡線以及所有電源平面和跡線應在連接在一起之前(如有必要)返回到電源連接器。每個接地和電源線對應相互布線,不應重疊另一線對的任何部分,線對之間的距離應至少為0.25英寸(6mm)。一個例外是數字和模擬接地平面應該通過一個小的軌跡連接在AFE1104下面。



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